華爲發佈「τ縮放」技術框架，將芯片性能核心標尺從「納米制程」轉向「系統時延優化」。該路徑通過封裝、互連、存儲與架構協同，旨在解決幾何縮放的物理瓶頸。華爲正將重心從單一節點微縮轉向系統級協同，着先進封裝、3D設計及互連存儲等產業鏈環節或將迎來戰略重估與放量驗證機遇。
華爲把芯片性能提升的敘事改了。過去行業最習慣的比較，是誰能更快推進到更先進製程；這次「τ縮放」把標尺從「幾納米」挪到「多少時間」。晶體管開關、信號傳播、計算訪存、系統通信，都被放進同一套時間優化框架裏。
5月25日，華爲半導體負責人何庭波署名論文發佈，詳解刷屏的華爲「芯」技術。其核心判斷可以概括爲一句話：節點沒有退場，但節點之外的封裝、互連、存儲帶寬、協議棧和系統架構，開始被推到更靠前的位置。
華爲同步披露了三組關鍵信息：過去六年，基於這套方法已經設計並量產381款芯片；今年秋天發佈的新一代麒麟芯片將首次採用LogicFolding；到2031年，基於這一路線設計的高端芯片，晶體管密度將達到1.4納米工藝的同等水平。
這條路線的含義不止在手機芯片。手機端看的是一顆SoC內部的時間壓縮，AI端看的是成千上萬顆芯片之間的通信時延。市場真正要盯的，也不只是下一代麒麟的跑分，而是先進封裝、混合鍵合、3D設計工具、存儲與邏輯協同、系統互連這些環節，是否會跟着進入驗證和擴張階段。
節點沒退場，但單靠節點已經不夠解釋性能增長
過去幾十年，芯片行業的主線相當直接：晶體管越小，單位面積能塞進更多器件，頻率提高，功耗和成本在相當長時間裏也能被攤薄。先進製程因此成了性能競賽中最硬的指標。
τ縮放切入的是另一層問題：即便晶體管繼續縮小，芯片裏仍然有大量時間消耗不在晶體管本身。信號從一端走到另一端要時間，計算單元等數據要時間，芯片之間通信也要時間。幾何縮放解決的是「做得更小」，τ縮放要解決的是「跑得更快、等得更少」。
華爲給出的框架覆蓋器件、電路、芯片、系統四層。它不是隻改某一個電路模塊，而是把不同層級裏的延遲統一納入優化目標。對應到產業鏈，價值重心就不會只落在前道製造，封裝、互連、存儲和系統架構都要承擔更大權重。
這也是「以時間縮放替代幾何縮放」最關鍵的地方。替代不是說不需要先進製程，而是說性能提升不能只押注在下一代節點上。
LogicFolding：固定節點上的麒麟突破
τ縮放在工程層面最具說服力的樣板，是今年秋季量產的麒麟2026。
LogicFolding的設計邏輯是打散傳統平面佈局的物理邊界，將數字、模擬與存儲電路拆分至垂直堆疊的多個有源層，通過超精細間距混合鍵合互連，大幅壓縮關鍵路徑上的信號傳播距離。
量測結果顯示，晶體管密度在單代產品內從每平方毫米155兆顆躍升至238兆顆，增幅55%，相當於傳統幾何縮放需要三年才能實現的躍升幅度；SoC性能核功耗效率提升41%，最高主頻提升近13%，CPU主核頻率回到3.1GHz。在SRAM側，工作頻率提升超過40%；在代表性處理器核上，時鐘緩衝數量減少逾50%，時鐘偏斜降低25%，連線長度縮短約30%。
華爲自評麒麟2026的實現版本"刻意保守"：混合鍵合間距爲1.5微米，摺疊僅沿關鍵路徑選擇性應用。按照路線圖，麒麟系列CPU主頻預計2027年升至3.39GHz、2028年達3.71GHz、2029年突破4GHz；晶體管密度則預計在2031年前超越每平方毫米400兆顆，對標1.4納米工藝水平。何庭波在論文中將這條路線圖定性爲"可行且在成本上具備經濟可行性"。
這不是「繞開光刻機」，而是把性能增量拆開找
把τ縮放理解成「繞開光刻機」，會把問題看偏。華爲公開表達的背景是：幾何縮放越來越接近物理極限，成本回報也在走弱，繼續提升性能不能只靠更先進節點。
這意味着，先進製程仍然重要，但它不再是唯一變量。內部電路效率、數據移動距離、存儲訪問速度、系統通信時延，都可能成爲新的性能來源。
換句話說，過去行業最敏感的問題是「誰先拿到下一代節點」；現在還要多問一句：誰能把節點、封裝、互連、存儲和系統組織方式一起做順。
這個變化會影響產業鏈分工。原來被視爲配套的先進封裝、混合鍵合、3D工具鏈、內存接口、系統互連，開始具備更強的主線屬性。它們不再只是「把芯片裝起來」或「把芯片連起來」，而是直接參與性能提升。
AI系統的瓶頸，比手機更像「時間問題」
手機芯片解決的是一顆芯片裏的時間，AI系統解決的是一組甚至一整櫃芯片之間的時間。模型越大，算力規模越大，數據在芯片、內存、互連網絡之間移動的成本就越突出。
華爲公開框架裏提到的UnifiedBus，目標是統一內存尋址和原生內存語義，壓縮系統通信時延。它對應的不是單顆芯片性能，而是系統層的數據調度效率。
把這套邏輯放進SuperPoD一類系統裏，方向就很清楚：單芯片提速只是第一步，更大的性能增量可能來自整套計算系統的時延壓縮。AI計算的瓶頸常常不在「有沒有算力」，而在「算力能不能等到數據」。
這也是τ縮放在AI場景中更有想象空間的地方。只要數據移動和通信等待佔比足夠高，系統級優化就可能帶來比單點工藝升級更明顯的收益。
市場要看的不是概念，而是三輪兌現
路線圖已經擺上桌面，市場關注的重心將很快轉向兌現層面。
秋季麒麟2026的量產，是τ縮放路線的首個外部可驗證節點：LogicFolding在量產產品中能夠給出多少可獨立覈驗的性能與能效數據，將是這套框架可信度的第一次公開檢驗。其次是華爲是否會進一步公開完整的方法學與工程細節，以推動更廣泛的產業協作。第三是產業鏈側的響應——先進封裝、混合鍵合和3D工具鏈方向的擴產計劃、訂單動向和客戶驗證，將成爲這套路線圖能否落地爲產業共識的關鍵信號。
從當前節點到2035年，τ縮放的完整論證橫跨三個層次：手機側解決單顆芯片內的時間優化，AI側解決成千上萬顆芯片之間的時間優化，產業側解決從前道製造向封裝、互連和系統架構的價值重心轉移。路線圖的方向已經給出，產品與產業鏈的逐步兌現，是接下來數年的核心定價變量。
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編輯/KOKO